libpcsxcore/new_dynarec/pcsxmem.c

   1 /*
   2  * (C) Gražvydas "notaz" Ignotas, 2010-2011
   3  *
   4  * This work is licensed under the terms of GNU GPL version 2 or later.
   5  * See the COPYING file in the top-level directory.
   6  */
   7
   8 #include <stdio.h>
   9 #include "../psxhw.h"
  10 #include "../cdrom.h"
  11 #include "../mdec.h"
  12 #include "../gpu.h"
  13 #include "../psxmem_map.h"
  14 #include "emu_if.h"
  15 #include "pcsxmem.h"
  16
  17 #ifdef __thumb__
  18 #error the dynarec is incompatible with Thumb functions,
  19 #error please add -marm to compile flags
  20 #endif
  21
  22 //#define memprintf printf
  23 #define memprintf(...)
  24
  25 static uintptr_t *mem_readtab;
  26 static uintptr_t *mem_writetab;
  27 static uintptr_t mem_iortab[(1+2+4) * 0x1000 / 4];
  28 static uintptr_t mem_iowtab[(1+2+4) * 0x1000 / 4];
  29 static uintptr_t mem_ffrtab[(1+2+4) * 0x1000 / 4];
  30 static uintptr_t mem_ffwtab[(1+2+4) * 0x1000 / 4];
  31 //static uintptr_t mem_unmrtab[(1+2+4) * 0x1000 / 4];
  32 static uintptr_t mem_unmwtab[(1+2+4) * 0x1000 / 4];
  33
  34 static
  35 #ifdef __clang__
  36 // When this is called in a loop, and 'h' is a function pointer, clang will crash.
  37 __attribute__ ((noinline))
  38 #endif
  39 void map_item(uintptr_t *out, const void *h, uintptr_t flag)
  40 {
  41         uintptr_t hv = (uintptr_t)h;
  42         if (hv & 1) {
  43                 SysPrintf("FATAL: %p has LSB set\n", h);
  44                 abort();
  45         }
  46         *out = (hv >> 1) | (flag << (sizeof(hv) * 8 - 1));
  47 }
  48
  49 // size must be power of 2, at least 4k
  50 #define map_l1_mem(tab, i, addr, size, base) \
  51         map_item(&tab[((u32)(addr) >> 12) + i], \
  52                  (u8 *)(base) - (u32)((addr) + ((i << 12) & ~(size - 1))), 0)
  53
  54 #define IOMEM32(a) (((a) & 0xfff) / 4)
  55 #define IOMEM16(a) (0x1000/4 + (((a) & 0xfff) / 2))
  56 #define IOMEM8(a)  (0x1000/4 + 0x1000/2 + ((a) & 0xfff))
  57
  58 u32 zero_mem[0x1000/4];
  59 static u32 ffff_mem[0x1000/4];
  60
  61 static u32 read_mem_dummy(u32 addr)
  62 {
  63         // use 'addr' and not 'address', yes the api is weird...
  64         memprintf("unmapped r %08x @%08x %u\n", addr, psxRegs.pc, psxRegs.cycle);
  65         return 0xffffffff;
  66 }
  67
  68 static void write_mem_dummy(u32 data)
  69 {
  70         if (!(psxRegs.CP0.n.Status & (1 << 16)))
  71                 memprintf("unmapped w %08x, %08x @%08x %u\n",
  72                           address, data, psxRegs.pc, psxRegs.cycle);
  73 }
  74
  75 /* IO handlers */
  76 static u32 io_read_sio16()
  77 {
  78         return sioRead8() | (sioRead8() << 8);
  79 }
  80
  81 static u32 io_read_sio32()
  82 {
  83         return sioRead8() | (sioRead8() << 8) | (sioRead8() << 16) | (sioRead8() << 24);
  84 }
  85
  86 static void io_write_sio16(u32 value)
  87 {
  88         sioWrite8((unsigned char)value);
  89         sioWrite8((unsigned char)(value>>8));
  90 }
  91
  92 static void io_write_sio32(u32 value)
  93 {
  94         sioWrite8((unsigned char)value);
  95         sioWrite8((unsigned char)(value >>  8));
  96         sioWrite8((unsigned char)(value >> 16));
  97         sioWrite8((unsigned char)(value >> 24));
  98 }
  99
 100 #if !defined(DRC_DBG) && defined(__arm__)
 101
 102 static void map_rcnt_rcount0(u32 mode)
 103 {
 104         if (mode & 0x100) { // pixel clock
 105                 map_item(&mem_iortab[IOMEM32(0x1100)], rcnt0_read_count_m1, 1);
 106                 map_item(&mem_iortab[IOMEM16(0x1100)], rcnt0_read_count_m1, 1);
 107         }
 108         else {
 109                 map_item(&mem_iortab[IOMEM32(0x1100)], rcnt0_read_count_m0, 1);
 110                 map_item(&mem_iortab[IOMEM16(0x1100)], rcnt0_read_count_m0, 1);
 111         }
 112 }
 113
 114 static void map_rcnt_rcount1(u32 mode)
 115 {
 116         if (mode & 0x100) { // hcnt
 117                 map_item(&mem_iortab[IOMEM32(0x1110)], rcnt1_read_count_m1, 1);
 118                 map_item(&mem_iortab[IOMEM16(0x1110)], rcnt1_read_count_m1, 1);
 119         }
 120         else {
 121                 map_item(&mem_iortab[IOMEM32(0x1110)], rcnt1_read_count_m0, 1);
 122                 map_item(&mem_iortab[IOMEM16(0x1110)], rcnt1_read_count_m0, 1);
 123         }
 124 }
 125
 126 static void map_rcnt_rcount2(u32 mode)
 127 {
 128         if (mode & 0x01) { // gate
 129                 map_item(&mem_iortab[IOMEM32(0x1120)], &psxH[0x1000], 0);
 130                 map_item(&mem_iortab[IOMEM16(0x1120)], &psxH[0x1000], 0);
 131         }
 132         else if (mode & 0x200) { // clk/8
 133                 map_item(&mem_iortab[IOMEM32(0x1120)], rcnt2_read_count_m1, 1);
 134                 map_item(&mem_iortab[IOMEM16(0x1120)], rcnt2_read_count_m1, 1);
 135         }
 136         else {
 137                 map_item(&mem_iortab[IOMEM32(0x1120)], rcnt2_read_count_m0, 1);
 138                 map_item(&mem_iortab[IOMEM16(0x1120)], rcnt2_read_count_m0, 1);
 139         }
 140 }
 141
 142 #else
 143 #define map_rcnt_rcount0(mode)
 144 #define map_rcnt_rcount1(mode)
 145 #define map_rcnt_rcount2(mode)
 146 #endif
 147
 148 #define make_rcnt_funcs(i) \
 149 static u32 io_rcnt_read_count##i()  { return psxRcntRcount(i); } \
 150 static u32 io_rcnt_read_mode##i()   { return psxRcntRmode(i); } \
 151 static u32 io_rcnt_read_target##i() { return psxRcntRtarget(i); } \
 152 static void io_rcnt_write_count##i(u32 val)  { psxRcntWcount(i, val & 0xffff); } \
 153 static void io_rcnt_write_mode##i(u32 val)   { psxRcntWmode(i, val); map_rcnt_rcount##i(val); } \
 154 static void io_rcnt_write_target##i(u32 val) { psxRcntWtarget(i, val & 0xffff); }
 155
 156 make_rcnt_funcs(0)
 157 make_rcnt_funcs(1)
 158 make_rcnt_funcs(2)
 159
 160 static void io_write_ireg16(u32 value)
 161 {
 162         psxHu16ref(0x1070) &= value;
 163 }
 164
 165 static void io_write_imask16(u32 value)
 166 {
 167         psxHu16ref(0x1074) = value;
 168         if (psxHu16ref(0x1070) & value)
 169                 new_dyna_set_event(PSXINT_NEWDRC_CHECK, 1);
 170 }
 171
 172 static void io_write_ireg32(u32 value)
 173 {
 174         psxHu32ref(0x1070) &= value;
 175 }
 176
 177 static void io_write_imask32(u32 value)
 178 {
 179         psxHu32ref(0x1074) = value;
 180         if (psxHu32ref(0x1070) & value)
 181                 new_dyna_set_event(PSXINT_NEWDRC_CHECK, 1);
 182 }
 183
 184 static void io_write_dma_icr32(u32 value)
 185 {
 186         u32 tmp = value & 0x00ff803f;
 187         tmp |= (SWAPu32(HW_DMA_ICR) & ~value) & 0x7f000000;
 188         if ((tmp & HW_DMA_ICR_GLOBAL_ENABLE && tmp & 0x7f000000)
 189             || tmp & HW_DMA_ICR_BUS_ERROR) {
 190                 if (!(SWAPu32(HW_DMA_ICR) & HW_DMA_ICR_IRQ_SENT))
 191                         psxHu32ref(0x1070) |= SWAP32(8);
 192                 tmp |= HW_DMA_ICR_IRQ_SENT;
 193         }
 194         HW_DMA_ICR = SWAPu32(tmp);
 195 }
 196
 197 #define make_dma_func(n) \
 198 static void io_write_chcr##n(u32 value) \
 199 { \
 200         HW_DMA##n##_CHCR = value; \
 201         if (value & 0x01000000 && HW_DMA_PCR & (8 << (n * 4))) { \
 202                 psxDma##n(HW_DMA##n##_MADR, HW_DMA##n##_BCR, value); \
 203         } \
 204 }
 205
 206 make_dma_func(0)
 207 make_dma_func(1)
 208 make_dma_func(2)
 209 make_dma_func(3)
 210 make_dma_func(4)
 211 make_dma_func(6)
 212
 213 static void io_spu_write16(u32 value)
 214 {
 215         // meh
 216         SPU_writeRegister(address, value, psxRegs.cycle);
 217 }
 218
 219 static void io_spu_write32(u32 value)
 220 {
 221         SPUwriteRegister wfunc = SPU_writeRegister;
 222         u32 a = address;
 223
 224         wfunc(a, value & 0xffff, psxRegs.cycle);
 225         wfunc(a + 2, value >> 16, psxRegs.cycle);
 226 }
 227
 228 static u32 io_gpu_read_status(void)
 229 {
 230         u32 v;
 231
 232         // meh2, syncing for img bit, might want to avoid it..
 233         gpuSyncPluginSR();
 234         v = HW_GPU_STATUS;
 235
 236         // XXX: because of large timeslices can't use hSyncCount, using rough
 237         // approximization instead. Perhaps better use hcounter code here or something.
 238         if (hSyncCount < 240 && (HW_GPU_STATUS & PSXGPU_ILACE_BITS) != PSXGPU_ILACE_BITS)
 239                 v |= PSXGPU_LCF & (psxRegs.cycle << 20);
 240         return v;
 241 }
 242
 243 static void io_gpu_write_status(u32 value)
 244 {
 245         GPU_writeStatus(value);
 246         gpuSyncPluginSR();
 247 }
 248
 249 void new_dyna_pcsx_mem_isolate(int enable)
 250 {
 251         int i;
 252
 253         // note: apparently 0xa0000000 uncached access still works,
 254         // at least read does for sure, so assume write does too
 255         memprintf("mem isolate %d\n", enable);
 256         if (enable) {
 257                 for (i = 0; i < (0x800000 >> 12); i++) {
 258                         map_item(&mem_writetab[0x80000|i], mem_unmwtab, 1);
 259                         map_item(&mem_writetab[0x00000|i], mem_unmwtab, 1);
 260                         //map_item(&mem_writetab[0xa0000|i], mem_unmwtab, 1);
 261                 }
 262         }
 263         else {
 264                 for (i = 0; i < (0x800000 >> 12); i++) {
 265                         map_l1_mem(mem_writetab, i, 0x80000000, 0x200000, psxM);
 266                         map_l1_mem(mem_writetab, i, 0x00000000, 0x200000, psxM);
 267                         map_l1_mem(mem_writetab, i, 0xa0000000, 0x200000, psxM);
 268                 }
 269         }
 270 }
 271
 272 static u32 read_biu(u32 addr)
 273 {
 274         if (addr != 0xfffe0130)
 275                 return read_mem_dummy(addr);
 276
 277  FILE *f = fopen("/tmp/psxbiu.bin", "wb");
 278  fwrite(psxM, 1, 0x200000, f);
 279  fclose(f);
 280         memprintf("read_biu  %08x @%08x %u\n",
 281                 psxRegs.biuReg, psxRegs.pc, psxRegs.cycle);
 282         return psxRegs.biuReg;
 283 }
 284
 285 static void write_biu(u32 value)
 286 {
 287         if (address != 0xfffe0130) {
 288                 write_mem_dummy(value);
 289                 return;
 290         }
 291
 292         memprintf("write_biu %08x @%08x %u\n", value, psxRegs.pc, psxRegs.cycle);
 293         psxRegs.biuReg = value;
 294 }
 295
 296 void new_dyna_pcsx_mem_load_state(void)
 297 {
 298         map_rcnt_rcount0(rcnts[0].mode);
 299         map_rcnt_rcount1(rcnts[1].mode);
 300         map_rcnt_rcount2(rcnts[2].mode);
 301 }
 302
 303 int pcsxmem_is_handler_dynamic(unsigned int addr)
 304 {
 305         if ((addr & 0xfffff000) != 0x1f801000)
 306                 return 0;
 307
 308         addr &= 0xffff;
 309         return addr == 0x1100 || addr == 0x1110 || addr == 0x1120;
 310 }
 311
 312 void new_dyna_pcsx_mem_init(void)
 313 {
 314         int i;
 315
 316         memset(ffff_mem, 0xff, sizeof(ffff_mem));
 317
 318         // have to map these further to keep tcache close to .text
 319         mem_readtab = psxMap(0x08000000, 0x200000 * sizeof(mem_readtab[0]), 0, MAP_TAG_LUTS);
 320         if (mem_readtab == NULL) {
 321                 SysPrintf("failed to map mem tables\n");
 322                 exit(1);
 323         }
 324         mem_writetab = mem_readtab + 0x100000;
 325
 326         // 1st level lookup:
 327         //   0: direct mem
 328         //   1: use 2nd lookup
 329         // 2nd level lookup:
 330         //   0: direct mem variable
 331         //   1: memhandler
 332
 333         // default/unmapped memhandlers
 334         for (i = 0; i < 0x100000; i++) {
 335                 //map_item(&mem_readtab[i], mem_unmrtab, 1);
 336                 map_l1_mem(mem_readtab, i, 0, 0x1000, ffff_mem);
 337                 map_item(&mem_writetab[i], mem_unmwtab, 1);
 338         }
 339
 340         // RAM and it's mirrors
 341         for (i = 0; i < (0x800000 >> 12); i++) {
 342                 map_l1_mem(mem_readtab,  i, 0x80000000, 0x200000, psxM);
 343                 map_l1_mem(mem_readtab,  i, 0x00000000, 0x200000, psxM);
 344                 map_l1_mem(mem_readtab,  i, 0xa0000000, 0x200000, psxM);
 345         }
 346         new_dyna_pcsx_mem_isolate(0);
 347
 348         // BIOS and it's mirrors
 349         for (i = 0; i < (0x80000 >> 12); i++) {
 350                 map_l1_mem(mem_readtab, i, 0x1fc00000, 0x80000, psxR);
 351                 map_l1_mem(mem_readtab, i, 0xbfc00000, 0x80000, psxR);
 352         }
 353
 354         // scratchpad
 355         map_l1_mem(mem_readtab, 0, 0x1f800000, 0x1000, psxH);
 356         map_l1_mem(mem_readtab, 0, 0x9f800000, 0x1000, psxH);
 357         map_l1_mem(mem_writetab, 0, 0x1f800000, 0x1000, psxH);
 358         map_l1_mem(mem_writetab, 0, 0x9f800000, 0x1000, psxH);
 359
 360         // I/O
 361         map_item(&mem_readtab[0x1f801000u >> 12], mem_iortab, 1);
 362         map_item(&mem_readtab[0x9f801000u >> 12], mem_iortab, 1);
 363         map_item(&mem_readtab[0xbf801000u >> 12], mem_iortab, 1);
 364         map_item(&mem_writetab[0x1f801000u >> 12], mem_iowtab, 1);
 365         map_item(&mem_writetab[0x9f801000u >> 12], mem_iowtab, 1);
 366         map_item(&mem_writetab[0xbf801000u >> 12], mem_iowtab, 1);
 367
 368         // L2
 369         // unmapped tables
 370         for (i = 0; i < (1+2+4) * 0x1000 / 4; i++)
 371                 map_item(&mem_unmwtab[i], write_mem_dummy, 1);
 372
 373         // fill IO tables
 374         for (i = 0; i < 0x1000/4; i++) {
 375                 map_item(&mem_iortab[i], &psxH[0x1000], 0);
 376                 map_item(&mem_iowtab[i], &psxH[0x1000], 0);
 377         }
 378         for (; i < 0x1000/4 + 0x1000/2; i++) {
 379                 map_item(&mem_iortab[i], &psxH[0x1000], 0);
 380                 map_item(&mem_iowtab[i], &psxH[0x1000], 0);
 381         }
 382         for (; i < 0x1000/4 + 0x1000/2 + 0x1000; i++) {
 383                 map_item(&mem_iortab[i], &psxH[0x1000], 0);
 384                 map_item(&mem_iowtab[i], &psxH[0x1000], 0);
 385         }
 386
 387         map_item(&mem_iortab[IOMEM32(0x1040)], io_read_sio32, 1);
 388         map_item(&mem_iortab[IOMEM32(0x1100)], io_rcnt_read_count0, 1);
 389         map_item(&mem_iortab[IOMEM32(0x1104)], io_rcnt_read_mode0, 1);
 390         map_item(&mem_iortab[IOMEM32(0x1108)], io_rcnt_read_target0, 1);
 391         map_item(&mem_iortab[IOMEM32(0x1110)], io_rcnt_read_count1, 1);
 392         map_item(&mem_iortab[IOMEM32(0x1114)], io_rcnt_read_mode1, 1);
 393         map_item(&mem_iortab[IOMEM32(0x1118)], io_rcnt_read_target1, 1);
 394         map_item(&mem_iortab[IOMEM32(0x1120)], io_rcnt_read_count2, 1);
 395         map_item(&mem_iortab[IOMEM32(0x1124)], io_rcnt_read_mode2, 1);
 396         map_item(&mem_iortab[IOMEM32(0x1128)], io_rcnt_read_target2, 1);
 397 //      map_item(&mem_iortab[IOMEM32(0x1810)], GPU_readData, 1);
 398         map_item(&mem_iortab[IOMEM32(0x1814)], io_gpu_read_status, 1);
 399         map_item(&mem_iortab[IOMEM32(0x1820)], mdecRead0, 1);
 400         map_item(&mem_iortab[IOMEM32(0x1824)], mdecRead1, 1);
 401
 402         map_item(&mem_iortab[IOMEM16(0x1040)], io_read_sio16, 1);
 403         map_item(&mem_iortab[IOMEM16(0x1044)], sioReadStat16, 1);
 404         map_item(&mem_iortab[IOMEM16(0x1048)], sioReadMode16, 1);
 405         map_item(&mem_iortab[IOMEM16(0x104a)], sioReadCtrl16, 1);
 406         map_item(&mem_iortab[IOMEM16(0x104e)], sioReadBaud16, 1);
 407         map_item(&mem_iortab[IOMEM16(0x1100)], io_rcnt_read_count0, 1);
 408         map_item(&mem_iortab[IOMEM16(0x1104)], io_rcnt_read_mode0, 1);
 409         map_item(&mem_iortab[IOMEM16(0x1108)], io_rcnt_read_target0, 1);
 410         map_item(&mem_iortab[IOMEM16(0x1110)], io_rcnt_read_count1, 1);
 411         map_item(&mem_iortab[IOMEM16(0x1114)], io_rcnt_read_mode1, 1);
 412         map_item(&mem_iortab[IOMEM16(0x1118)], io_rcnt_read_target1, 1);
 413         map_item(&mem_iortab[IOMEM16(0x1120)], io_rcnt_read_count2, 1);
 414         map_item(&mem_iortab[IOMEM16(0x1124)], io_rcnt_read_mode2, 1);
 415         map_item(&mem_iortab[IOMEM16(0x1128)], io_rcnt_read_target2, 1);
 416
 417         map_item(&mem_iortab[IOMEM8(0x1040)], sioRead8, 1);
 418         map_item(&mem_iortab[IOMEM8(0x1800)], cdrRead0, 1);
 419         map_item(&mem_iortab[IOMEM8(0x1801)], cdrRead1, 1);
 420         map_item(&mem_iortab[IOMEM8(0x1802)], cdrRead2, 1);
 421         map_item(&mem_iortab[IOMEM8(0x1803)], cdrRead3, 1);
 422
 423         // write(u32 data)
 424         map_item(&mem_iowtab[IOMEM32(0x1040)], io_write_sio32, 1);
 425         map_item(&mem_iowtab[IOMEM32(0x1070)], io_write_ireg32, 1);
 426         map_item(&mem_iowtab[IOMEM32(0x1074)], io_write_imask32, 1);
 427         map_item(&mem_iowtab[IOMEM32(0x1088)], io_write_chcr0, 1);
 428         map_item(&mem_iowtab[IOMEM32(0x1098)], io_write_chcr1, 1);
 429         map_item(&mem_iowtab[IOMEM32(0x10a8)], io_write_chcr2, 1);
 430         map_item(&mem_iowtab[IOMEM32(0x10b8)], io_write_chcr3, 1);
 431         map_item(&mem_iowtab[IOMEM32(0x10c8)], io_write_chcr4, 1);
 432         map_item(&mem_iowtab[IOMEM32(0x10e8)], io_write_chcr6, 1);
 433         map_item(&mem_iowtab[IOMEM32(0x10f4)], io_write_dma_icr32, 1);
 434         map_item(&mem_iowtab[IOMEM32(0x1100)], io_rcnt_write_count0, 1);
 435         map_item(&mem_iowtab[IOMEM32(0x1104)], io_rcnt_write_mode0, 1);
 436         map_item(&mem_iowtab[IOMEM32(0x1108)], io_rcnt_write_target0, 1);
 437         map_item(&mem_iowtab[IOMEM32(0x1110)], io_rcnt_write_count1, 1);
 438         map_item(&mem_iowtab[IOMEM32(0x1114)], io_rcnt_write_mode1, 1);
 439         map_item(&mem_iowtab[IOMEM32(0x1118)], io_rcnt_write_target1, 1);
 440         map_item(&mem_iowtab[IOMEM32(0x1120)], io_rcnt_write_count2, 1);
 441         map_item(&mem_iowtab[IOMEM32(0x1124)], io_rcnt_write_mode2, 1);
 442         map_item(&mem_iowtab[IOMEM32(0x1128)], io_rcnt_write_target2, 1);
 443 //      map_item(&mem_iowtab[IOMEM32(0x1810)], GPU_writeData, 1);
 444         map_item(&mem_iowtab[IOMEM32(0x1814)], io_gpu_write_status, 1);
 445         map_item(&mem_iowtab[IOMEM32(0x1820)], mdecWrite0, 1);
 446         map_item(&mem_iowtab[IOMEM32(0x1824)], mdecWrite1, 1);
 447
 448         map_item(&mem_iowtab[IOMEM16(0x1040)], io_write_sio16, 1);
 449         map_item(&mem_iowtab[IOMEM16(0x1044)], sioWriteStat16, 1);
 450         map_item(&mem_iowtab[IOMEM16(0x1048)], sioWriteMode16, 1);
 451         map_item(&mem_iowtab[IOMEM16(0x104a)], sioWriteCtrl16, 1);
 452         map_item(&mem_iowtab[IOMEM16(0x104e)], sioWriteBaud16, 1);
 453         map_item(&mem_iowtab[IOMEM16(0x1070)], io_write_ireg16, 1);
 454         map_item(&mem_iowtab[IOMEM16(0x1074)], io_write_imask16, 1);
 455         map_item(&mem_iowtab[IOMEM16(0x1100)], io_rcnt_write_count0, 1);
 456         map_item(&mem_iowtab[IOMEM16(0x1104)], io_rcnt_write_mode0, 1);
 457         map_item(&mem_iowtab[IOMEM16(0x1108)], io_rcnt_write_target0, 1);
 458         map_item(&mem_iowtab[IOMEM16(0x1110)], io_rcnt_write_count1, 1);
 459         map_item(&mem_iowtab[IOMEM16(0x1114)], io_rcnt_write_mode1, 1);
 460         map_item(&mem_iowtab[IOMEM16(0x1118)], io_rcnt_write_target1, 1);
 461         map_item(&mem_iowtab[IOMEM16(0x1120)], io_rcnt_write_count2, 1);
 462         map_item(&mem_iowtab[IOMEM16(0x1124)], io_rcnt_write_mode2, 1);
 463         map_item(&mem_iowtab[IOMEM16(0x1128)], io_rcnt_write_target2, 1);
 464
 465         map_item(&mem_iowtab[IOMEM8(0x1040)], sioWrite8, 1);
 466         map_item(&mem_iowtab[IOMEM8(0x1800)], cdrWrite0, 1);
 467         map_item(&mem_iowtab[IOMEM8(0x1801)], cdrWrite1, 1);
 468         map_item(&mem_iowtab[IOMEM8(0x1802)], cdrWrite2, 1);
 469         map_item(&mem_iowtab[IOMEM8(0x1803)], cdrWrite3, 1);
 470
 471         for (i = 0x1c00; i < 0x1e00; i += 2) {
 472                 map_item(&mem_iowtab[IOMEM16(i)], io_spu_write16, 1);
 473                 map_item(&mem_iowtab[IOMEM32(i)], io_spu_write32, 1);
 474         }
 475
 476         // misc
 477         map_item(&mem_readtab[0xfffe0130u >> 12], mem_ffrtab, 1);
 478         map_item(&mem_writetab[0xfffe0130u >> 12], mem_ffwtab, 1);
 479         for (i = 0; i < 0x1000/4 + 0x1000/2 + 0x1000; i++) {
 480                 map_item(&mem_ffrtab[i], read_biu, 1);
 481                 map_item(&mem_ffwtab[i], write_biu, 1);
 482         }
 483
 484         mem_rtab = mem_readtab;
 485         mem_wtab = mem_writetab;
 486
 487         new_dyna_pcsx_mem_load_state();
 488 }
 489
 490 void new_dyna_pcsx_mem_reset(void)
 491 {
 492         int i;
 493
 494         // plugins might change so update the pointers
 495         map_item(&mem_iortab[IOMEM32(0x1810)], GPU_readData, 1);
 496
 497         for (i = 0x1c00; i < 0x1e00; i += 2)
 498                 map_item(&mem_iortab[IOMEM16(i)], SPU_readRegister, 1);
 499
 500         map_item(&mem_iowtab[IOMEM32(0x1810)], GPU_writeData, 1);
 501 }
 502
 503 void new_dyna_pcsx_mem_shutdown(void)
 504 {
 505         psxUnmap(mem_readtab, 0x200000 * 4, MAP_TAG_LUTS);
 506         mem_writetab = mem_readtab = NULL;
 507 }